(a) 通常所謂的『clock』訊號是用來驅動循序邏輯元件（如暫存器、PC、register file的寫入時機），真正決定ALU、多工器等組合邏輯要執行什麼運算的是由Control unit產生的控制訊號（如ALUOp、mux select），並非clock本身，敘述把兩者混為一談，錯誤。(b) 單週期(single-cycle)設計要求每個指令都在一個clock cycle內完成，若指令提取(instruction fetch)與資料存取(data access)發生在同一cycle，共用同一份記憶體會產生存取衝突，因此至少需要兩個可獨立運作的記憶體（instruction memory與data memory），這是課本對single-cycle設計的標準說明，正確。(c) multi-cycle、非管線化設計可以讓不同指令重複使用同一份硬體資源（例如同一個記憶體先做instruction fetch再做data access、同一個ALU重複使用），雖然需要額外的stage latch保存中間值，但整體硬體成本通常仍比single-cycle設計（需要大量硬體重複配置）更低，這正是課本說明multi-cycle設計成本優勢的標準論述，正確。(d) Pipeline設計中不同指令會同時處於IF與MEM等不同stage，若只有一份記憶體會發生存取衝突，因此pipeline架構同樣至少需要兩個可獨立運作的記憶體單元，正確。