計算機組織與結構›Ch5 管線化（Pipeline）第 41 題／共 58 題
41. Pipelined Datapath、Pipeline Registers、Load Instruction Hazard、Clock Cycle
#CC-05-041中Pipelined DatapathPipeline RegistersLoad Instruction HazardClock Cycle
請回答以下有關管線化（pipelined）CPU 設計的問題。
(1) [5%] 下圖顯示單週期（single-cycle）資料路徑（datapath），並標出對應的管線化階段（pipelined stages）。為了把這個資料路徑建構成管線化版本，應該加入什麼硬體資源，以便在管線各階段之間／跨階段緩衝（buffer）所需的資料？為什麼？
(2) [12%] 在加入上述硬體資源之後，上圖的資料路徑就變成了管線化資料路徑。但是，這個資料路徑有一個潛在的錯誤（bug），會在處理載入（load）指令時產生錯誤的結果。請描述這個錯誤，並畫圖說明如何修正它。
(3) [8%] 下表列出單週期資料路徑五個階段各自的運作時間。處理一個載入（load）指令的延遲（latency）是多少？處理一個儲存（store）指令的延遲又是多少？
| IF | ID | EX | MEM | WB |
|---|---|---|---|---|
| 100 ps | 50 ps | 100 ps | 200 ps | 80 ps |
(4) [5%] 承上題，這個單週期資料路徑管線化後的執行時脈週期（pipelined execution clock cycle）是多少？為什麼？
📄 成大112
▤完整推導請見《WH 資工筆記 · 計算機組織與結構》Ch5 管線化（Pipeline）