考慮下列RISC-V組合語言程式碼片段：

#1  sd  x29, 12(x16)
#2  ld  x29, 8(x16)
#3  sub x17, x29, x14
#4  add x15, x17, x14
#5  sub x15, x30, x14

假設我們有一個標準5-stage pipeline（IF, ID, EX, MEM, WB），沒有data forwarding，且暫存器可以在同一個cycle內被寫入並讀回、不會造成hazard。假設cache是perfect的，指令#3與指令#4分別在哪個CPU cycle完成？