計算機組織與結構›Ch5 管線化（Pipeline）第 2 題／共 58 題
2. Pipeline、Datapath Latency、Clock Cycle Time
#CC-05-002易PipelineDatapath LatencyClock Cycle Time
假設資料路徑（datapath）各個 stage 的延遲如下： IF: 150ps；ID: 250ps；EX: 50ps；MEM: 200ps；WB: 100ps
假設處理器執行的指令組成如下： ALU: 45%；BEQ: 20%；LW: 20%；SW: 15%
參考答案與解析
答案 (C)(D)。pipelined clock cycle time取各stage最大延遲=ID的250ps，故(A)「350ps」錯。non-pipelined LW總延遲＝IF+ID+EX+MEM+WB＝150+250+50+200+100＝750ps，(B)「850ps」錯。pipelined情況下單一指令總延遲＝5個stage×250ps＝1250ps，(C)對。data memory只被LW與SW使用，使用率＝20%+15%＝35%，(D)對。
📄 台大114
▤完整推導請見《WH 資工筆記 · 計算機組織與結構》Ch5 管線化（Pipeline）