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Ch5 管線化（Pipeline）
第 8 題／共 58 題
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CC 8/58
錯題回報
00:00
8. Pipeline、Clock Cycle Time、Datapath Latency
#CC-05-008
中
Pipeline
Clock Cycle Time
Datapath Latency
📝
☆
本題探討管線化如何影響處理器的 clock cycle time。假設資料路徑（datapath）各個 stage 的延遲如下：
IF
ID
EX
MEM
WB
500 ps
700 ps
300 ps
600 ps
400 ps
另外，假設處理器執行的指令組成如下：
ALU/Logic
40%
Jump/Branch
15%
Load
25%
Store
20%
請問下列敘述何者正確？
A
在 non-pipeline datapath 上，store 指令需要 2500 ps 才能完成。
B
在 pipelined datapath 上，一個 load 指令的總延遲是 non-pipelined datapath 上的 1.4 倍。
C
假設沒有 stalls 或 hazards，data memory 的使用率（utilization）低於 50%。
D
假設沒有 stalls 或 hazards，對於給定的指令組成，pipelined datapath 有可能比 non-pipeline datapath 提供 3 倍的 throughput。
E
Pipelining 不只能改善 throughput，對嵌入式處理器（embedded processors）而言也有助於節省耗電。
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完整推導請見《WH 資工筆記 · 計算機組織與結構》Ch5 管線化（Pipeline）
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本章題號 · 1–20 / 58
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